讲堂安排

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（中文授课，需注册费，详见下文）

活动时间：2019年8月26 -28日

活动地点：深圳市南山区科技中二路深圳软件园4栋6楼教室

活动形式：两天理论教学+一天实训（实训需自带电脑）

组织单位

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主办单位

工业和信息化部人才交流中心

国家集成电路设计深圳产业化基地

承办单位

IC智慧谷

协办单位

Xilinx

支持单位

SEMI China

支持媒体

中国半导体论坛、EETOP、

半导体行业联盟、半导体圈、微友助手

名家介绍

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哈亚军

上海科技大学教授

个人履历：

• 1996年获浙江大学学士学位；

• 1999年获新加坡国立大学硕士学位；

• 2004年获比利时鲁汶大学博士学位；

目前是上海科技大学的全职教授。在此之前，他曾担任新加坡资讯与通信研究院科学家及比亚迪联合实验室主任及新加坡国立大学电子与计算机工程系的副教授。曾在比利时欧洲微电子中心 (IMEC) 任研究员，在上海航天局航天测控通信研究所参加研究工作。

研究领域：

FPGA的架构、工具和应用、可重构计算、低功耗数字集成电路与系统设计、机器人与智能车以及和智能硬件相关的嵌入式系统研究及应用。在TCAS I & II 、TVLSI、TC、JSSC以及DAC和ISSCC等国际知名期刊和会议上发表了近百篇学术论文，并获得两项最佳论文奖及多项最佳论文提名。

所在机构及协会任职：

（1）2016-2017年，担任IEEE电路和系统I（TCAS I）杂志的副主编；

（2）2013-2014年，担任IEEE超大规模集成系统（TVLSI）杂志的副主编；

（3）2011-2013年，担任IEEE电路和系统II（TCAS II）杂志的副主编；

（4）2009年以来，担任低功耗电子（JOLPE）杂志的副主编。

（5）担任亚太电子设计自动化会议（ASP-DAC）2014年组委会主席；可编程技术国际会议FPT 2010和FPT 2013技术委员会主席；IEEE电路和系统协会新加坡分会主席(2011年和2012年)；ASP-DAC指导委员会成员；以及IEEE CAS VLSI和应用技术委员会成员。

（6）他是嵌入式系统和FPGA领域的许多知名会议的技术委员会成员，如DAC、DATE、ASP-DAC、FPGA、FPL和FPT。他是上海“千人计划”学者。他也是IEEE的高级成员。

刘伟

赛灵思大学合作部高级工程师

刘伟，Xilinx高级工程师，主要负责前沿与传统技术的研究并将其推向教育与科研领域。在加入Xilinx前，曾就职于通用电气、卡尔蔡司公司，在工业控制和医疗影像领域有10年的项目开发经历。

讲堂大纲

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• 课程前两天进行课堂教学，所有实训将集中安排在第三天

• 实训使用赛灵思Vivado设计工具和Pynq FPGA板

（一）FPGAs: 架构和工具的概述  

本部分将从回顾数字系统设计基础开始，为本课程的其他主题奠定基础。在同步设计中，设计准则、时间和功耗约束将被强调，因为它们是所有FPGA设计应该遵循的初始要求。接下来，我们将概述一般的FPGA架构和工具，并用工业界提供的商用的FPGA架构和工具实例来说明。

具体的主题包括:

（1）数字系统设计的基础

（2）FPGA架构的概述

（3）FPGA设计工具的概述

这堂课也将介绍课程的整体内容，并解释将会遵循的逻辑与方法。重要的是，课程的主要学习目标将会被阐释，以及为完成这些目标所需要做的事。

（二）时序概念

满足时序要求通常是FPGA实现最重要的挑战，特别是当所需的时钟频率很高时。我们讨论了数字电路和系统中使用的各种时序概念，并说明了时序限制是什么，它们来自哪里，以及它们如何帮助改进FPGA实现的时序性能。我们将在相应的实操中加强对概念的理解。

 本节的具体主题包括:

（1）同步vs. 非同步电路

（2）同步时序概念

（3）全局时序限制

（4）具体时序约束

（5）时序仿真

（6）时序报告

相应的实训为：

模块一: 了解时序模拟和报告

（三）FPGA时序闭合技术

基于前一部分讨论的时序概念，本部分将介绍为快速实现FPGA时序闭合而经常会采用的一些技巧。首先我们推荐使用高级FPGA体系架构中所拥有的组件，这些组件可能有助于时序的改进。例如，各种时序已被验证的IP硬核、高质量的时钟管理器等等。此外，为了支持FPGA输入输出数据传输需求的不断增长，FPGAs中加入了高速I/O模块，如多千兆收发机和以太网IP核。本部分也将介绍一套快速实现高速时序闭合的推荐设计流程。

 具体的主题包括:

（1）时序已被验证的IP硬核

（2）使用高质量的时钟

（3）使用高速I / O模块

（4）高速电路的HDL编程技术

（5）高速时序闭合设计流程

相应的实训为:

模块二: 时序闭合优化

（四）功耗概念

在移动应用中，由于FPGA实现的功耗限制了每次电池充电后的工作时间，因此满足功耗要求通常是FPGA实现的一个关键挑战。我们将讨论数字电路和系统中使用的各种电源概念，并展示什么是电源组件，它们来自哪里，以及如何评估FPGA实现的功耗。我们将在相应的实验中加强对概念的理解。

 具体的主题包括:

（1）FPGA功耗来源

（2）低功耗FPGA架构

（3）低功耗FPGA设计工具和算法

（4）FPGA功率估计

（五）FPGA功耗优化技术

基于前一部分讨论的概念，本部分将讨论实现低功耗FPGA需要的一些功耗优化技术，以及使用FPGA设计工具实现低功耗的正确设计方法。

具体的主题包括:

（1）FPGA功耗优化技术

（2）低功耗设计指导方针

相应的实训为:

模块三: FPGA功耗优化

（六）FPGA高层次综合概念

随着算法和系统的越来越复杂，我们需要使用更高级的设计工具，比如FPGA高层次综合工具，帮助设计者更快地从算法获得寄存器转移级RTL的硬件描述代码，而不是像以前一样依靠人工转换。本部分主要介绍FPGA高层次综合的主要概念，包括以下主题：

（1）数字电路与系统的抽象层次

（2）基于图论的电路描述与优化

（3）高层次综合中的调度

（4）高层次综合中的资源分配

（5）高层次综合产生的数据路径

（6）高层次综合产生的控制器

（七）FPGA高层次综合的优化技巧

本部分介绍了如何利用FPGA高层次综合工具进行优化设计，包括以下主题：

（1）赛灵思HLS工具概述

（2）针对数据的定点数优化

（3）针对数据传输的优化

（4）针对计算并行的优化

相应的实训为:

模块四: 利用赛灵思HLS工具进行高层次综合和优化

（八）FPGA高层次综合的应用

基于前一部分讨论的高层次综合的优化技术，我们将利用它们来进行实际应用的开发和优化。我们会介绍基本的深度学习概念和网络，并用学习到的高层次综合概念和工具用FPGA来实现和优化一个基本神经网络。

相应的实训为:

模块五: 利用赛灵思HLS工具开发应用

注册费用

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（1）注册费用：4600元/人

（2）芯动力合作单位学员：4000元/人

（3）学生福利：

全国高校学生参加国际名家讲堂，享受标准注册费半价福利：2300元/人

（4）老学员福利：

凡往期付费参加FPGA主题讲堂的，本人可以享受标准注册费减半福利：2300元/人

注：

1.学生注册费，需提供学生证或所在学校出具的学生证明（加盖学校或学院公章），扫描件发icplatform@miitec.cn，审核通过后即可参加。

2.含授课费、场地租赁费、资料费、活动期间午餐，学员交通、食宿等费用自理。

国信芯世纪南京信息科技有限公司是工业和信息化部人才交流中心的全资子公司，为本期国际名家讲堂开具发票，发票内容为培训费。请于2019年8月26日前将注册费汇至以下账户，并在汇款备注中注明款项信息（第93期+单位+参会人姓名）。

付款信息：

户  名：国信芯世纪南京信息科技有限公司

开户行：中国工商银行股份有限公司南京浦珠路支行

帐  号：4301014509100090749

或请携带银行卡至活动现场，现场支持 POS 机付款。

报名方式

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1.在线报名（推荐）

请使用微信扫描下方二维码，在线报名：

2.邮件报名

报名回执表下载链接：https://pan.baidu.com/s/1iJ5BM7k35bHM3oUT8rouKQ

填写报名回执表并发送Word电子版至“芯动力”人才计划邮箱：icplatform@miitec.cn

回执表文件名及邮件标题格式为：“报名+FPGA+单位名称+人数。”

3.咨询电话

徐娅

电话：025-58262165、18151689977

 芯动力人才计划

“芯动力”人才计划是工业和信息化部人才交流中心组织开展的、服务国家集成电路产业发展的人才专项，通过整合国内外优质智力资源，搭建园区、企业、人才等行业要素广泛参与、资源共享的交流平台，构建充满活力和富含价值的集成电路产业人文生态环境。

IC智慧谷

“芯动力”人才计划在部分城市设立“IC智慧谷”，由中心与地方政府共同运营，目的是提升城市集成电路产业品牌形象，实现集成电路产业人才和项目集聚，为本地区集成电路人才搭建学习、交流、合作、创业平台。

“芯动力”人才计划

助力集成电路人才学—思—创三融合

IC智慧谷

奏响高端产业人才聚—留—融三部曲

“芯动力”人才计划

构建集成电路产业人文生态环境

芯动力人才计划

联系人：汪晨、周静梅

电   话： 025-58262171、025-58262193（010-68207851）

E-mail：icplatform@miitec.cn                       

工业和信息化部人才交流中心