后摩尔时代新星，Chiplet与先进封装风云际会

锂电联盟会长 2022-11-19

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摩尔定律经济效益放缓，Chiplet和先进封装协同创新：由于摩尔定律的经济效益降低，不能再只依赖工艺和架构等少数几个维度去实现性能和复杂度的指数型提升。业界将注意力从单纯的依靠制程工艺的提升来推动单个硅片上单位面积的晶体管数量提升，转变到通过成本相对可控的复杂的系统级芯片设计来提升整体的性能和功能。在设计维度看好Chiplet技术，在制造维度看好先进封装技术，以实现花同样的钱得到更多的晶体管密度和性能。

Chiplet将设计化繁为简，降本增效：Chiplet是一种新的设计理念：硅片级别的IP重复使用。设计一个SoC系统级芯片，传统方法是从不同的IP供应商购买一些IP，软核、固核或硬核，结合自研的模块，集成为一个SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。有了Chiplet概念以后，对于某些IP，就不需要自己做设计和生产了，而只需要买别人实现好的硅片，然后在一个封装里集成起来。Chiplet的设计理念，有助于提高芯片良率，提升设计效率，降低芯片的总成本。

一、接棒后摩尔时代，Chiplet和先进封装协同创新

摩尔定律经济效益放缓，Chiplet和先进封装协同创新

“摩尔定律”继续推进所带来的“经济效益”正在锐减。随着制程工艺的推进，单位数量的晶体管成本的下降幅度在急剧降低。从16nm到10nm，每10亿颗晶体管的成本降低了23.5%，而从5nm到3nm成本仅下降了4%。而当芯片制程接近1nm时，就将进入量子物理的世界，现有的工艺制程会受到量子效应的极大影响，从而很难进一步进步了。除此之外，新工艺制程也带来了高昂的科研成本。

先进封装和Chiplet备受瞩目。由于摩尔定律的经济效益降低，不能再只依赖工艺和架构等少数几个维度去实现性能和复杂度的指数型提升。业界将注意力从单纯的依靠制程工艺的提升来推动单个硅片上单位面积的晶体管数量提升，转变到通过成本相对可控的复杂的系统级芯片设计来提升整体的性能和功能。在设计维度看好Chiplet技术，在制造维度看好先进封装技术，以实现花同样的钱得到更多的晶体管密度和性能。

制造创新：集成度更进一竿，3D封装开启新时代

云端运算、大数据分析、人工智能、自动驾驶等领域，对算力芯片的效能要求越来越高。算力芯片的高负载，促使台积电等芯片制造商采用更全面的方法在系统级别进行优化。3D芯片堆叠及先进封装技术为晶片级与系统级创新开启了一个新时代。先进封装技术对于产品的效能、功能和成本至关重要。在2.5D和3D先进封装技术方面，台积电已经布局了超过10年。目前，台积电已将2.5D和3D先进封装相关技术整合为“3DFabric”平台，可让客户们自由选配，前段技术包含3D的整合芯片系统（SoIC InFO-3D），后段组装测试相关技术包含2D/2.5D的整合型扇出（InFO）以及2.5D的CoWoS系列家族。

设计创新：后摩尔时代的新星， Chiplet化繁为简

SoC(系统级单芯片)是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。与SoC相反，Chiplet是将一块原本复杂的SoC芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的半导体制程工艺进行分别制造，再通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组。Chiplet 实际上是一种新的设计理念：硅片级别的IP重复使用。设计一个SoC系统级芯片，传统方法是从不同的IP 供应商购买一些 IP，软核、固核或硬核，结合自研的模块，集成为一个SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。有了 Chiplet概念以后，对于某些IP，就不需要自己做设计和生产了，而只需要买别人实现好的硅片，然后在一个封装里集成起来。

先进封装是实现Chiplet的前提

芯片上数据的输入和输出 (I/O) 是计算芯片的命脉。处理器必须与外部世界进行数据的发送和接收。摩尔定律使业界的晶体管密度大约每2年增加2倍，但 I/O数据的传输速率每4年才增加 2 倍，所以芯片需要容纳更多的通信或 I/O点才能跟上晶体管密度的增加速度。Chiplet对先进封装提出更高要求。在芯片小型化的设计过程中，需要添加更多I/O来与其他芯片接口，裸片尺寸有必要保持较大且留有空白空间，导致部分芯片无法拆分，芯片尺寸小型化的上限被pad（硅片的管脚）限制。并且，单个硅片上的布线密度和信号传输质量远高于Chiplet之间，要实现Chiplet的信号传输，就要求发展出高密度、大带宽布线的“先进封装技术”。

国内纷纷布局先进封装，封测服务商或成主角

目前全球仅有台积电、英特尔和三星能提供完整的先进封装平台，中国大陆晶圆厂仍站在起跑线外。在国际主流晶圆厂入局先进封装后，封装技术差距也有被进一步拉大的趋势。因此，本土晶圆厂在追赶先进工艺的同时，必须与国际主流厂商保持步调一致。从先进封装现有发展经验来看，晶圆厂由于拥有更多的晶圆制造经验及高制程的设备，在先进封装领域具备技术和资本优势。但受到美国科技封锁的影响，国内晶圆厂可能无法在体内发展先进封装，因为所需材料和设备同样存在被禁购的可能。我们认为，国内先进封装业务可能由尚未被制裁的封测服务商承接。

二、Chiplet新蓝海，国产设计大机遇

科技巨头相继入局Chiplet，推动算力革命

Chiplet目前聚焦于高性能算力芯片，可以显著提升算力和能效，是持续提高集成度和芯片算力的重要途径。华为于2019年推出基于Chiplet技术的7nm鲲鹏920处理器；AMD 在2021年6月发布了基于台积电3D Chiplet封装技术的第三代服务器处理芯片，后于2022年3月推出了Milan-X CPU；英特尔的Intel Stratix 10 GX 10M FPGA 也是采用了Chiplet技术。UCIe成立于2022年3月，是一个开放的产业联盟，旨在推广 UCIe技术标准，构建完善生态，使之成为Chiplet未来片上互联标准，其发起人成员包括AMD、Arm、英特尔、台积电等半导体厂商以及Google Cloud、Meta、微软等十余家科技行业巨头。2022年8月，新增阿里巴巴、英伟达两家成员单位。

Chiplet优势之一：高集成度，高设计弹性

Chiplet可获得更高的集成度。通常来说，由于光刻掩膜版的尺寸限定在33mm * 26mm，单个芯片的面积一般不超过 800mm2，而Chiplet通过多个芯片的片间集成，可以在封装层面突破单芯片上限，进一步提高集成度。Chiplet 能够提高芯片设计弹性，同时降低设计成本。SoC方案采用统一的工艺制程，导致SoC芯片上各部分要同步进行迭代。Chiplet 芯片一般采用先进的封装工艺，将小芯片组合代替形成一个大的单片芯片，可以对芯片上的部分单元进行选择性迭代，迭代部分裸芯片后即可制作出下一代产品，加速产品上市周期。并且，Chiplet通过采用已知合格裸片进行组合，可以有效缩短芯片的研发周期及节省研发投入。同时Chiplet 芯片通常集成应用较为广泛和成熟的芯片裸片，可以有效降低了Chiplet 芯片的研制风险，从而减少重新流片及封装的次数，有效节省成本。

Chiplet优势之二：高良率

Chiplet能够显著提高大型芯片的良率。一般的芯片生产中，一片晶圆都会切割出很多裸片。对于有缺陷且无法“修复”的芯片，剔除就可以了。在同样的缺陷分布情况下，晶圆上的裸片越大（分割的数量越少），缺陷的影响就越大（剔除的面积就约大）。Chiplet方案通过将大芯片分成更小的芯片，将单一裸片面积做小，有效地提高了芯片良率。

Chiplet优势之三：低成本

根据工艺制造良率Bose-Einstein模型: Yield=1/(1+A*D0 ) n (A代表芯片面积，D0 代表缺陷密度，n代表掩膜版层数相关系数)。单芯片的面积越大，良率越低，对应制造成本也越高。随着工艺演进，实现相同功能的情况下单芯片面积几乎不会缩小，而Chiplet合理地将不用功能有效划分到不同工艺节点的芯片上，可以有效降低成本。在 SoC设计中，模拟电路、大功率 I/Os 等对制程并不敏感，并无使用高端制程的必要，因此若将 SoC 中的功能模块划分为单独的Chiplet，针对其功能选择最为合适的制程，可以使芯片尺寸最小化，进而提高良率并降低成本。

设计生态新蓝海，国产替代大机遇

Chiplet发展涉及整个半导体产业链，将影响到从 EDA厂商、晶圆制造和封装公司、芯粒IP供应商、Chiplet产品及系统设计公司到Fabless设计厂商的产业链各个环节的参与者。在芯片设计端，基于IP复用的模式，设计能力较强的IP供应商有潜力演变为Chiplet供应商，这就要求IP供应商具备高端芯片的设计能力，以及多品类的IP布局及平台化运作。建议关注国内平台化的IP供应龙头芯原股份，以及积极布局2.5D 封装技术的国芯科技。在EDA软件端，由于Chiplet有更多异构芯片和各类总线的加入，整个过程会变得更加复杂，对EDA工具也提出了新要求。同时，Chiplet对制程没有太高要求，并且全球标准未确定，国内和国外的EDA软件差距较小。国内EDA企业需要提升基础能力，应对堆叠设计带来的诸多挑战，比如对热应力、布线、散热、电池干扰等的精确仿真。

三、先进封装如火如荼，产业链全面受益

性能要求不断升级，芯片封装日益复杂

制造工艺持续微缩的同时，封装技术发展日新月异。随着摩尔定律逼近物理极限，依赖器件特征尺寸缩微来获得成本、功耗和性能方面的提升越来越难。进入2010年，手机处理器、射频芯片、CPU/GPU、汽车芯片等应用场景对芯片提出了更多的低功耗、高性能、小型化和多功能化等需求，先进封装发展倍加重视。

先进封装主要类型

2.5D/3D封装是未来的发展主线，同时传统的基于引线键合的引线框架类封装也在不断发展和进步以适应不同的产品应用。自20世纪90年代中期之后，集成电路封装体的外观（形状、引脚样式）并未发生重大变化，但其内部结构发生了三次重大技术革新，分别为：倒装封装(Flip Chip) 、系统级封装(SiP-System in a Package)和晶圆级封装技术(WLCSPWafer Level Chip Scale Package) 。

资本开支前移，晶圆厂加码2.5D/3D封装

据yole预计，先进封装市场将以8% 的复合年增长率增长，从 2020 年的约 300 亿美元到 2028年达到550亿美元。到2030年，先进封装技术将占据半导体封装市场60%以上的份额。

具有前道工艺的代工厂或IDM企业在先进封装技术研发与产业化方面具有技术、人才和资源优势，利用前道技术的封装技术逐渐显现。由于看好Chiplet的发展趋势，晶圆制造商加码2.5D/3D封装，主导先进封装的资本开支。台积电、英特尔和三星已成为先进封装技术的主要创新者。台积电扩大SoIC系统中的SoW 和 InFO 变体，以及 CoWoS 先进产能。英特尔对各种先进封装产品组合（如 Foveros、EMIB 和 Co-EMIB）的投资是实施公司新领导层所公布的 IDM 2.0 战略的关键。此外，三星也在积极投资先进的封装技术，以满足HPC应用在异质芯片整合的快速发展。日月光凭借在FoCoS先进封装技术的布局，是目前在封测代工厂中唯一拥有超高密度扇出解决方案的供应商。

2.5D/3D封装为Chiplet的主流封装技术

目前可应用于 Chiplet 的封装解决方案主要是 SIP、2.5D 和 3D 封装。其中，2.5D 封装技术发展已经非常成熟，并且已经广泛应用于 FPGA、CPU、GPU 等芯片当中，近年来，随着 Chiplet 架构的兴起，2.5D 封装也成为了 Chipet 架构产品主要的封装解决方案。为了节省芯片面积，封装也将从 2D/2.5D 转向 3D 堆叠。3D 封装能够帮助实现 3DIC，即芯粒间的堆叠和高密度互联，可以提供更为灵活的设计选择。但是，3D 封装的技术难度也更高，目前主要英特尔和台积电掌握 3D 封装技术并实现商用。AMD 在2021年提出3D Chiplet概念，应用在其3D V-Cache上。3D Chiplet就是将Chiplet通过3D TSV集成在一起，采用了no Bump的垂直互连结构。AMD的3D Chiplet工艺的实现是由TSMC代工的，TSMC称之为SoIC，属于其3D Fabric的产品范畴。

3D封装：封装面积更小，TSV技术难度更高

3D封装是直接将芯片堆叠起来。相较于2.5D 封装，3D 封装的原理是在芯片制作电晶体（CMOS）结构，并且直接使用硅穿孔来连结上下不同芯片的电子讯号，以直接将记忆体或其他芯片垂直堆叠在上面。此项封装最大的技术挑战便是，要在芯片内直接制作矽穿孔困难度更高。3D封装比2D封装面积更小、功耗更低，拥有超大带宽。但是3D封装技术由于其在较小的封装体内堆叠多个芯片，也导致了其严重的散热问题，且在长期可靠性方面受限。

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